The Shade-1 Project is a 16-bit RISC CPU implemented on an Arty7-35T development board.
- Constraint File
- Digilent Board Product Page
- Logisim Github
- FPGA Chip Datasheet
- RISC-V CPU in VHDL in Vivado
| Name | Implementieren | Simulation |
|---|---|---|
| Lukas | Pipeline & Control Unit | Pipeline & Control Unit |
| Nico | RegFile & Program Counter | RegFile & Program Counter |
| Robin | Memory & Decoder | Memory |
| Matthias | Alu | Alu & Decoder |
- MMU (Memory Management Unit)
- VRAM (Video RAM)
- IRAM (Instruction RAM)
- GRAM (General Purpose RAM)
- BRAM (Block RAM)
- CC (Clock Controller)
- ALU (Arithmetic Logic Unit)
- MUX (Multiplexer)
- MMIO (Memory mapped IO)
- LUT (Look up Table)
- FF (Flip Flop)
- BUFG (Global Clock Simple Buffer)
- Wizard (is a reference to the Clocking Wizard)
Weitere gerne hinzufügen
Wird vorerst in dem Ordner architektur gespeichert.
Auch die Dokumente für die Präsentation sollen erstmal hier abgelegt werden.
Wird vorerst in dem Ordner pictures gespeichert.
Werden jeweils mit eigenem Unterordner im Ordner tools gespeichert.
Werden jeweils in dem Unterordner vivado gespeichert.
Project Setup Guide muss noch hinzugefügt werden.